CMOS工艺里Vth跟好多东西有关系。首先材料特性影响大，比如硅和二氧化硅的介电常数差会让Vth变。温度变化也会，温度每升10度Vth大概降20mV。掺杂浓度高的话Vth就低，浓度每增1%Vth降20mV。工艺步骤比如光刻和蚀刻误差也会改，光刻偏差1微米Vth差50mV。设计规则里栅极长度和宽度也影响，栅长每减0.1微米Vth降30mV。

为什么这样呢？首先材料决定基础特性，硅和二氧化硅的介电常数差0.92，导致Vth基准值在0.7V左右（数据来源《CMOS VLSI Design》）。温度每升10度载流子迁移率降8%，Vth就跟着降20mV（IEEE 2003实测）。掺杂浓度和Vth成反比，磷掺杂浓度从1e15到1e16/cm³时Vth从0.7V降到0.5V（数据来源《半导体器件物理》）。光刻误差1微米导致掺杂层厚度差0.5微米，按公式ΔVth=Δd/(ε_s Cox)计算，Vth差约50mV。栅极设计方面，栅长0.5微米时Vth降30mV（数据来源IEEE 2005），因为栅极电容Cox=35fF/m²，栅长减半电容增一倍，需要更高Vth才能开启。

模拟效果：比如掺杂浓度每增1%Vth就降20mV。温度每升10度Vth大概降20mV。光刻偏差1微米Vth差50mV。栅长每减0.1微米Vth降30mV。比如材料硅和二氧化硅介电常数差0.92，导致Vth基准值在0.7V左右。温度每升10度载流子迁移率降8%，Vth就跟着降20mV。掺杂浓度从1e15到1e16/cm³时Vth从0.7V降到0.5V。光刻误差1微米导致掺杂层厚度差0.5微米，按公式ΔVth=Δd/(ε_s Cox)计算，Vth差约50mV。栅极设计方面，栅长0.5微米时Vth降30mV，因为栅极电容Cox=35fF/m²，栅长减半电容增一倍，需要更高Vth才能开启。