三态门像开关有三个档位，一个档位高电平，一个档位低电平，还有一个档位是断开状态。用verilog设计三态锁存器的话，得加个使能控制，使能有效时锁存输入信号，无效时输出就断开。逻辑图就是两个与非门串联，使能信号接其中一个输入，这样当使能有效时，输入信号才能传到输出端。

这样设计是因为三态门能避免多个设备同时用总线时信号打架。比如当多个芯片连总线时，同一时间只能有一个设备输出，其他设备要输出就得先断开。数据说，高阻态时输出电阻超过10千欧姆，电流小于1毫安，基本不影响总线。所以锁存器用使能控制，就像给总线装了刹车片。比如使能有效时，锁存器像开关合上，存储数据；无效时，锁存器像开关断开，其他设备才能安全用总线。这样设计既安全又省电，符合数字电路设计原则。