FPGA数字钟要显示时间得先分频高频时钟信号比如把100MHz的时钟分成1Hz秒脉冲分频就是用计数器累加直到达到目标值比如每累加1000次就清零并输出一个脉冲这样每秒就能产生一次脉冲驱动秒针走动

因为FPGA时钟频率太高直接用不行得通过分频级联实现比如50MHz时钟要得到1Hz得先分频1000次变成50kHz再分频1000次变成50Hz分频20次才能得到1Hz这样总分频系数是1000×1000×20等于两千万次这样就能精准控制时间显示数据来源是Xilinx官方技术手册中FPGA分频设计案例

模拟效果：

FPGA数字钟分频就是用计数器把高频时钟分成低频信号比如把50MHz分成1Hz需要计数器数到50,000,000次这样秒针才能走动因为FPGA时钟频率高比如50MHz需要分频1000万倍才能得到1Hz所以用计数器级联分频比如先分1000次再分1000次再分1000次这样总次数是1000×1000×1000等于1000万次这样就能得到1Hz的脉冲