设置方法：在管脚连接10kΩ电阻到地或用内部下拉电路，确保器件上电瞬间电平为低。比如74系列芯片需要外接电阻，而现代CPLD内置下拉，但电源稳定性差时仍需确认。关键看器件规格书标注的"low active"和"power-on reset"引脚定义。

为什么这样设计呢？因为CPLD在未初始化时输入端处于高阻态，容易受电源波动影响。实测数据显示，未接下拉的CPLD在0-5V上电瞬间，管脚电压可能抖动到1.2V（超过1V视为高电平），导致配置失败。比如Altera MAX系列要求上电管脚电压≤0.8V，否则可能烧毁熔丝。10kΩ电阻既保证低电平又节省功耗，若用1kΩ电阻，静态电流会增加10倍（从0.1mA到1mA）。所以既要看器件最大允许电流，又要确保最小压降（比如0.4V低电平下，10kΩ电阻压降0.4V需电源≥0.4V+0.4V=0.8V）。若电源不稳，还需加滤波电容，比如0.1μF电容并联在管脚和地之间，滤除高频噪声。