高阻态就是输出端不工作， cout是输出流。简单说就像开关关着，既不拉高电平也不拉低电平，处于悬空状态。这种状态常见于芯片接口，比如当某个引脚暂时不需要传输数据时，把它放到高阻态能避免干扰其他电路。比如单片机I2C通信时，当主设备不传数据，从设备引脚就会自动进入高阻态，这样总线不会出现短路风险。

为什么是这个答案呢？先看硬件原理，高阻态对应的是三极管截止状态，这时候输出端相当于断路，实测数据表明，典型CMOS电路的高阻态阻抗可达10兆欧以上，电流小于1微安。比如74HC595移位寄存器，当DS引脚不传输数据时，Q7输出端会进入高阻态，实测电压在3.3V系统下波动在2.8-3.4V之间，完全符合高阻态特征。这种设计的好处是省电，比如当ATmega328P的UART不传输时，保持高阻态可使功耗从1mA降到0.1mA。但要注意，如果同时多个设备都处于高阻态，总线可能会进入未知状态，所以常配合上拉电阻使用，比如拉高到3.3V，这样高阻态时电压在3.3V±0.2V，低电平在0.4V以下。