高速ADC的时钟得跟采样率对得上，采样率得是时钟频率的两倍以上才能不漏数据。比如说时钟1GHz的话，ADC得每秒采样500亿次以上，这样FPGA才能把信号转成数字信号。时钟抖动也得控制好，抖动太大会让数据出错，通常得小于1皮秒。FPGA得用时钟树设计，把时钟信号均匀分到各个模块，这样处理速度才快又稳。

为什么得这样呢？首先得看采样定理，奈奎斯特公式说采样率得是信号最高频率的两倍以上。比如12位高速ADC用在5G通信里，信号最高到6GHz，那采样率就得12GHz以上，时钟频率至少6GHz。时钟抖动每差1皮秒，1秒就会多出300万次采样错误，这会影响图像或音频的清晰度。FPGA的时钟树设计能减少信号传播延迟，比如Xilinx的Kintex-7系列，用四层布线做时钟树，比普通设计延迟少40%。实验数据也证明，时钟抖动控制在0.5皮秒时，ADC的SNR能提升3dB，误码率从1E-6降到1E-9。所以得从频率、抖动、布线三方面把控，才能让高速ADC和FPGA配合好。