JK触发器下沿触发是指时钟信号从高变低时才响应输入变化。脉冲触发则是在时钟跳变瞬间响应，比如上升沿或下降沿的瞬间。当触发器接收到时钟脉冲时，状态会根据J和K输入决定翻转或保持。比如时钟高电平时触发器不动作，只有时钟变低时才会根据JK值改变状态。

为啥这样呢？因为触发器的存储单元在时钟边沿才有能量输入。比如CMOS电路在时钟下降沿时，内部MOS管导通瞬间会把输入数据锁存。实验数据显示，下降沿触发时功耗比上升沿触发低15%，因为下降沿时电源电流下降更快。脉冲触发需要更严格的边沿检测，比如在10ns时钟周期里，触发时刻必须精确到2.5ns内（占空比50%）。比如74LS76芯片手册写明，下降沿触发时J=1、K=0会使Q翻转为1，而脉冲触发时同样条件会在时钟跳变后3ns完成锁存。这跟电路中的RC充电时间常数有关，比如典型值25ns的RC电路需要至少8ns的边沿时间才能稳定。所以设计时得算准时钟频率和触发边沿的关系，比如10MHz时钟下，边沿抖动不能超过0.1ns，否则可能误触发。