PLL分频就像把快进视频调慢，比如16MHz转1MHz，分频系数16。代码里写个寄存器，填个数字进去，时钟就变慢了。比如STM32的RCC_APB1ENR开APB1时钟，然后配置RCC_PLLCFGR填16，就能让主频从16MHz变成1MHz。分频后频率是原频率除以系数，比如16MHz除以16等于1MHz。

为什么是这个答案呢？先说原理，PLL锁相环先放大时钟再分频，这样能稳定输出不同频率。比如设分频系数N=16，原时钟16MHz，分频后16/16=1MHz。数据支持这个结论，比如《STM32参考手册》写明PLL时钟=VCO输出/PLLP。代码里RCC_PLLCFGR寄存器有PLLP bits，填1-16的值就行。比如填0b10000（16）就分频16倍。但要注意，分频后得等锁相环稳定才能用，否则程序会死机。比如先开HSE时钟，再配置PLL，用PLLP时钟当系统时钟。这样分频就像调闹钟，先定好时再按暂停键，精确控制频率。